★ 傳統(tǒng)/現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)性能特點(diǎn)比較




結(jié)構(gòu)與功能特點(diǎn)	傳統(tǒng)計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)	現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)
◆實(shí)驗(yàn)特點(diǎn)	本身僅為驗(yàn)證性模型，與真實(shí)的計(jì)算機(jī)設(shè)計(jì)無(wú)關(guān)，更無(wú)法完成創(chuàng)新型實(shí)驗(yàn)	真實(shí)反映現(xiàn)代計(jì)算機(jī)設(shè)計(jì)工程實(shí)現(xiàn)原理、測(cè)試方法和設(shè)計(jì)技術(shù)，容易完成自主實(shí)用型設(shè)計(jì)實(shí)驗(yàn)
◆結(jié)構(gòu)特點(diǎn)	由規(guī)模不等的離散集成電路塊（也包括部分孤立的CPLD/FPGA）等器件構(gòu)成CPU模型。	整個(gè)CPU，甚至嵌入式系統(tǒng)核，RAM、ROM，各類通信接口，DMA，中斷控制器、算法加速器等都可在單片F(xiàn)PGA中實(shí)現(xiàn)。
◆CPU指令與微指令存儲(chǔ)與形成方式	通過(guò)外部ROM或EEPROM構(gòu)成，指令的數(shù)量和微指令的寬度受到限制，難以擴(kuò)展，CPU模型結(jié)構(gòu)被限制。且非真實(shí)CPU結(jié)構(gòu)形式。	既可以采用傳統(tǒng)的ROM或EEPROM存儲(chǔ)，又可以采用FPGA中的EAB嵌入式方式，構(gòu)成單片系統(tǒng)，更符合現(xiàn)代CPU設(shè)計(jì)理念和工程實(shí)現(xiàn)途徑。
◆CPU指令和微指令的實(shí)現(xiàn)方式	手工設(shè)計(jì)、畫微指令流程圖；手工（燒寫或鍵入）輸入方式實(shí)現(xiàn)。設(shè)計(jì)效率低、可靠性低，調(diào)試?yán)щy。涉及的技術(shù)無(wú)實(shí)用意義。	利用計(jì)算機(jī)輸入，形成專用文件格式，由EDA工具自動(dòng)配置進(jìn)FPGA中設(shè)定的RAM、ROM中，便捷、高效、實(shí)用，規(guī)范。實(shí)驗(yàn)中涉及的技術(shù)有實(shí)用意義。
◆可用硬件資源	硬件資源非常有限，且結(jié)構(gòu)固定，不便于系統(tǒng)擴(kuò)展、設(shè)計(jì)思路受限制，學(xué)生有創(chuàng)意的設(shè)想無(wú)從得到驗(yàn)證	采用數(shù)十萬(wàn)甚至數(shù)百萬(wàn)門規(guī)模的大型FPGA，可利用資源極豐富，靈活，設(shè)計(jì)者可根據(jù)需要反復(fù)調(diào)整和改變電路結(jié)構(gòu)，容易激發(fā)學(xué)生的自主創(chuàng)新型思維。且其方法能直接用于工程。
◆觀察CPU內(nèi)軟硬件工作情況及排錯(cuò)	通過(guò)有限的發(fā)光二極管和數(shù)碼管設(shè)置觀察點(diǎn)，難以觀察指令執(zhí)行的細(xì)節(jié)情況，如競(jìng)爭(zhēng)、毛刺等，排錯(cuò)困難。	除外部液晶屏顯示外，還能在PC上對(duì)整個(gè)軟硬件系統(tǒng)進(jìn)行時(shí)序仿真，及通過(guò)JTAG口使用嵌入式邏輯分析儀對(duì)CPU內(nèi)部任意點(diǎn)，完成實(shí)時(shí)測(cè)試和觀察。
◆實(shí)驗(yàn)方式	手工硬件連線，費(fèi)時(shí)費(fèi)力，效率低、可靠性差，排錯(cuò)難。也不符合實(shí)際工程。	布線布局由計(jì)算機(jī)完成，并自動(dòng)檢測(cè)排錯(cuò)，現(xiàn)場(chǎng)配置，可靠性高，無(wú)壽命限制
◆設(shè)計(jì)可移植性	由于需當(dāng)場(chǎng)連線，故功能模型無(wú)可移植性和保存性，且必須完全依賴于實(shí)驗(yàn)系統(tǒng)，無(wú)法給出有特色的設(shè)計(jì)。	由于能在計(jì)算機(jī)上實(shí)現(xiàn)SOC單片系統(tǒng)，故可保存，可移植，可在自己的PC上設(shè)計(jì)和軟硬件仿真。最后到實(shí)驗(yàn)室在實(shí)驗(yàn)系統(tǒng)上作硬件測(cè)試即可
◆嵌入式模塊利用	無(wú)法利用嵌入式模塊完成設(shè)計(jì)，然而這是現(xiàn)代計(jì)算機(jī)設(shè)計(jì)所必須的。	如NiosII核、8051核、8086/8088核及UART、VGA、DMA、SDRAM控制核等等
◆可擴(kuò)展和升級(jí)性	由于既定結(jié)構(gòu)的限制，無(wú)法隨技術(shù)的發(fā)展而擴(kuò)展升級(jí)	由于由單片F(xiàn)PGA實(shí)現(xiàn)，CPU結(jié)構(gòu)，總線寬，接口模式等擴(kuò)展和升級(jí)方便
◆多用途性	只能對(duì)計(jì)算機(jī)組成原理作傳統(tǒng)方式的驗(yàn)證性實(shí)驗(yàn)，功能單一、模式落后，國(guó)外計(jì)算機(jī)專業(yè)早已拋棄	除可實(shí)現(xiàn)現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)外，還能進(jìn)行EDA實(shí)驗(yàn)、SOPC實(shí)驗(yàn)、硬件描述語(yǔ)言實(shí)驗(yàn)、電子設(shè)計(jì)競(jìng)賽培訓(xùn)、實(shí)用CPU或單片機(jī)設(shè)計(jì)等等。
◆體系結(jié)構(gòu)實(shí)驗(yàn)	完全不能實(shí)現(xiàn)計(jì)算機(jī)體系結(jié)構(gòu)方面的實(shí)驗(yàn)	十分容易完成，因?yàn)閱纹�大�?guī)模FPGA是計(jì)算機(jī)體系結(jié)構(gòu)實(shí)驗(yàn)的不二選擇
◆嵌入式系統(tǒng)設(shè)計(jì)	由于無(wú)法接納大規(guī)模IP核，故軟硬件設(shè)計(jì)都無(wú)可能	完全能容易地實(shí)現(xiàn)且具有廣泛的實(shí)用價(jià)值和現(xiàn)代計(jì)算機(jī)研究?jī)r(jià)值

 系統(tǒng)配置：

◇ GWA1C6A適配板資源：Cyclone FPGA 1C6Q240，32萬(wàn)門、用于FPGA掉電保護(hù)配置器件EPCS Flash，10萬(wàn)次重復(fù)編程次數(shù)，且可兼作軟核嵌入式系統(tǒng)數(shù)據(jù)存儲(chǔ)器、EPM3032A CPLD；

◇ 接口資源1：JTAG調(diào)試口、AS模式下載口、USB接口、PS/2鍵盤接口、PS/2鼠標(biāo)接口；全彩色VGA控制模塊與接口、8色VGA接口（含多則清華大學(xué)計(jì)算機(jī)專業(yè)學(xué)生在此系統(tǒng)上的自主設(shè)計(jì)實(shí)驗(yàn)演示項(xiàng)目）；

◇ 接口資源2：以太網(wǎng)口、RS232串口2個(gè)、SD卡接口、20MHz時(shí)鐘源（可倍頻到300MHz）、語(yǔ)音采樣口；

◇ 接口資源3：24位Audio CODEC立體聲輸出口、MIC模擬輸入口、高速時(shí)鐘口、IO擴(kuò)展口、超高速DAC及ADC板接口；蜂鳴器；

◇ Multi-task Reconfiguration智能電路結(jié)構(gòu)；該電路結(jié)構(gòu)能僅通過(guò)一個(gè)鍵，完成純電子切換（有的產(chǎn)品只能通過(guò)許多機(jī)械開關(guān)手動(dòng)切換）的方式選擇十余種不同的實(shí)驗(yàn)系統(tǒng)硬件電路連接結(jié)構(gòu)，大大提高了實(shí)驗(yàn)系統(tǒng)的連線靈活性，但又不影響系統(tǒng)的工作速度（手工插線方式雖然靈活，但會(huì)影響系統(tǒng)速度和電磁兼容性能，不適合高速FPGA/SOPC等計(jì)算機(jī)系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)）。

注，本公司設(shè)備采用的Multi-task Reconfiguration技術(shù)已被廣泛應(yīng)用，如虛擬儀器、通用編程器等。使系統(tǒng)的靈活性和高速特性兩方面都得到了充分的滿足，越來(lái)越得到廣大用戶的認(rèn)可和歡迎。

◇ 顯示資源：240X128點(diǎn)陣型液晶屏、用于IP核實(shí)驗(yàn)的2行X16字字符型液晶屏、8發(fā)光管、掃描式智能譯碼數(shù)碼顯示電路模塊，直通非譯碼、BCD譯碼、16進(jìn)制譯碼顯示模塊、完成圖象或文字顯示的VGA接口；

◇ 電源資源：標(biāo)準(zhǔn)+/-12V、5V、3.3V、2.5V，1.5V混合電壓功率輸出電路模塊、過(guò)載保護(hù)開關(guān)電源；

◇ 時(shí)鐘資源：含4組20MHz至1Hz標(biāo)準(zhǔn)頻率寬頻標(biāo)準(zhǔn)信號(hào)源；

◇ 下載模塊：USB-Blaster2 JTAG編程下載器、單片機(jī)編程口ByteBlasterII;

◇ 控制資源：10鍵可輸入最高達(dá)32位二進(jìn)制數(shù)、16個(gè)可重配置實(shí)驗(yàn)電平開關(guān)；3個(gè)其他用途鍵；4*4矩陣鍵盤；

◇ A/D D/A資源：ADC0809、DAC0832、含D/A與LM311構(gòu)成的FPGA可控A/D設(shè)計(jì)項(xiàng)目模塊；

◇ 擴(kuò)展模塊資源：CPLD/FPGA萬(wàn)能接口模塊、外擴(kuò)展IO口模塊、isp單片機(jī)模塊、

◇ 電機(jī)模塊：直流電機(jī)、步進(jìn)電機(jī)（能進(jìn)行步進(jìn)細(xì)分控制實(shí)驗(yàn)）、含閉環(huán)轉(zhuǎn)速控制系統(tǒng)，光電脈沖計(jì)數(shù)；

◇ 高抗干擾主板：良好電磁兼容性的SX8200-J高速高密主板；

◇ 資料：詳盡的光盤資料，包括配套教學(xué)課件與實(shí)驗(yàn)指導(dǎo)的課件，實(shí)驗(yàn)示例等。（配套教材《現(xiàn)代計(jì)算機(jī)組成原理》）。

注1、特別要注意一般實(shí)驗(yàn)系統(tǒng)中驗(yàn)證性實(shí)驗(yàn)及設(shè)計(jì)性實(shí)驗(yàn)的比例，且設(shè)計(jì)性實(shí)驗(yàn)的實(shí)現(xiàn)與現(xiàn)代電子技術(shù)的相關(guān)度。有的計(jì)算機(jī)組成實(shí)驗(yàn)系統(tǒng)雖也含有FPGA，但其給出的實(shí)驗(yàn)并不能將整個(gè)CPU、計(jì)算機(jī)模塊，或嵌入式系統(tǒng)等裝進(jìn)單一FPGA中，無(wú)法形成SOC，故仍屬傳統(tǒng)驗(yàn)證性組成原理實(shí)驗(yàn)設(shè)備。

注2、現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)室建立，康芯負(fù)責(zé)全部培訓(xùn)：包括EDA基礎(chǔ)、VHDL、QuartusII應(yīng)用，SOPC、計(jì)算機(jī)模塊/CPU設(shè)計(jì)，IP核應(yīng)用等。

★ 完成五大類實(shí)驗(yàn)項(xiàng)目

一、計(jì)算機(jī)組成原理與計(jì)算機(jī)體系結(jié)構(gòu)類：

◇ 算術(shù)運(yùn)算器、ROM、單雙口RAM、FIFO、FPGA外部RAM/Flash存儲(chǔ)器實(shí)驗(yàn)；

◇ 微控制器時(shí)序電路、乘法累加器設(shè)計(jì)、程序計(jì)數(shù)器與地址寄存器；

◇ 微控制器設(shè)計(jì)、總線控制器、鎖相環(huán)應(yīng)用、嵌入式邏輯分析儀應(yīng)用等；

◇ 8位微程序控制的模型計(jì)算機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。包括CPU設(shè)計(jì)，硬件指令設(shè)計(jì)，軟硬件聯(lián)合開發(fā)等；

◇ 基于FPGA的片上系統(tǒng)（SOC）的MCS-51單片機(jī)IP核實(shí)驗(yàn)與設(shè)計(jì)

◇ 基于狀態(tài)機(jī)的完整16位CPU設(shè)計(jì)。包括CPU設(shè)計(jì)，硬件指令設(shè)計(jì)，軟硬件聯(lián)合開發(fā)，SOC實(shí)現(xiàn)等；

◇ 基于流水線構(gòu)架的16位RISC CPU設(shè)計(jì)及計(jì)算機(jī)體系結(jié)構(gòu)相關(guān)實(shí)驗(yàn)；

◇ 基于FPGA的片上系統(tǒng)32位OPEN RISC軟核嵌入式系統(tǒng)軟硬件設(shè)計(jì)；

◇ 計(jì)算機(jī)系統(tǒng)創(chuàng)新設(shè)計(jì)與實(shí)驗(yàn)。

二、硬件描述語(yǔ)言HDL與EDA/SOPC技術(shù)類實(shí)驗(yàn)和設(shè)計(jì)。如移位相加硬件乘法器設(shè)計(jì)、用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器、線性反饋移位寄存器設(shè)計(jì)、VGA圖像顯示控制器設(shè)計(jì)、直接數(shù)字式頻率合成器設(shè)計(jì)等實(shí)驗(yàn)。

三、基于單片F(xiàn)PGA的8086/8088 CPU核，8253/8254 IP核（定時(shí)器）；8250 IP核（UART串行通信）；8237 IP核（DMA控制器）；8259 IP核（可編程中斷控制器），鎖相環(huán)核等經(jīng)典IBM計(jì)算機(jī)系統(tǒng)設(shè)計(jì)。由于8086/8088核的全兼容性，傳統(tǒng)微機(jī)原理及微機(jī)接口實(shí)驗(yàn)中的C和8086匯編程序都能直接由該核運(yùn)行，完成基于EDA技術(shù)的微機(jī)原理及微機(jī)接口方面的部分實(shí)驗(yàn)。

四、全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽培訓(xùn)及開發(fā)。能承擔(dān)大學(xué)生電子設(shè)計(jì)競(jìng)賽中許多設(shè)計(jì)題目的培訓(xùn)任務(wù)，進(jìn)一步強(qiáng)化計(jì)算機(jī)學(xué)生基于現(xiàn)代電子技術(shù)的硬件系統(tǒng)設(shè)計(jì)能力。

五、基于MATLAB和DSP Builder的全硬件高速DSP系統(tǒng)實(shí)驗(yàn)和設(shè)計(jì)（需要增配多通道超高速ADC/DAC適配板）。

★ 實(shí)驗(yàn)調(diào)試途徑：

◇ 時(shí)序仿真和功能仿真：基于Quartus II，可完成軟硬件聯(lián)合調(diào)試的Timing /Functional Simulation，延時(shí)精度小于1ns。這是傳統(tǒng)實(shí)驗(yàn)?zāi)Ｊ剿鶡o(wú)法比擬的。該仿真工具將使學(xué)生更加深入地理解計(jì)算機(jī)的工作時(shí)序。

◇ 嵌入式邏輯分析儀測(cè)試：基于Quartus II，可使用嵌入式邏輯分析儀SignalTapII對(duì)CPU內(nèi)部的任何信號(hào)節(jié)點(diǎn)和總線數(shù)據(jù)進(jìn)行實(shí)時(shí)測(cè)試和觀察(圖13-46)，號(hào)通過(guò)實(shí)驗(yàn)系統(tǒng)配置的USB-Blaster送到PC機(jī)屏幕觀察。也可軟硬件同步觀察。

◇ 在系統(tǒng)RAM/ROM測(cè)試：基于QuartusII，使用In-System Memory Content Editor對(duì)FPGA中CPU的ROM/RAM下載程序代碼，并實(shí)時(shí)觀察CPU運(yùn)行過(guò)程中數(shù)據(jù)RAM中的內(nèi)容變化，并實(shí)時(shí)編輯。這是調(diào)試CPU工作軟件的一種有效方法。

◇ 利用實(shí)驗(yàn)系統(tǒng)上的（黑白或彩色）液晶屏、數(shù)碼管、發(fā)光管和各類信號(hào)源等進(jìn)行調(diào)試和觀察。

★ 傳統(tǒng)/現(xiàn)代計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)性能特點(diǎn)比較